Getting Started

2025-04-07 2025-04-07 约 186 字预计阅读 1 分钟

系列 - HDLBits

1 Getting Started

让输出端口输出1，代码如下：

verilog

module top_module( output one );

// Insert your code here
    assign one = 1;

endmodule

让输出端口输出0，代码如下：

verilog

module top_module(
    output zero
);// Module body starts after semicolon
    assign zero = 0;
    
endmodule

Getting Started 部分就是个入门，两道题比较简单，总结来说Verilog有如下语法：

verilog

module top_module(
    output zero
);// Module body starts after semicolon
    assign zero = 0;
    
endmodule

使用module top_module(output zero);来声明模块，使用assign语句赋值，然后使用endmodule结束模块。